Area improvement of a Power-on-Reset, with its SoC integration sensibility analysis
Dolphin Integration
Meylan (FR)
il y a 13j

Le stage proposé s’intègre au sein de l’équipe de Conception Analogique.

Les objectifs du projet résident en la réduction de surface d’un POR (Power On Reset), circuit analogique permettant de fournir l’information sur l’atteinte du niveau de tension régulé attendu, où il faudra remettre en cause l’architecture existante en technologie CMOS 40 ou 22 nm afin d’en réduire la surface d’un facteur 2.

L’étude des sensibilités de ce circuit face aux éléments externes (bruit, parasites d’intégration...) sera réalisé pour assurer la robustesse de la fonction en environnement bruité, et devra permettre la définition et la documentation des règles d’intégration de ce produit au sein d’un "Integration Guidelines".

Missions :

  • Comprendre et maîtriser les caractéristiques dimensionnant le POR (impact des choix de conception sur les performances, la surface et la consommation du circuit)
  • Proposer des solutions de réduction de surface, définir les bons compromis
  • Réaliser cette nouvelle architecture (schématique, simulation) et assurer la performance du circuit.
  • Dessin de l’implémentation physique (Etude de floorplan et analyse de surface)
  • Etude de l’intégration de ce POR au niveau SoC pour simuler la tolérance de ce produit aux parasites extérieurs
  • Rédiger un guide d’intégration, pouvant être fourni aux clients, définissant les précautions à suivre, au niveau du Système-on-Chip.
  • Profil :

    Vous êtes étudiant(e) ingénieur 3ème année ou Master 2 en microélectronique. Vous aimez le travail en équipe. Rigueur, esprit de synthèse et autonomie font partie de vos qualités.

    Compétences requises en :

  • Conception analogique CMOS
  • Langages de conception SPICE
  • Les compétences suivantes sont un plus :

  • Conception analogique Low-Power
  • Modélisation VHDL-AMS et / ou Verilog-A
  • Langues : Anglais technique

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