Stage - Accélération matérielle sur FPGA d'un algorithme d'optimisation H/F
CEA
Saclay France, Ile-de-France, Essonne (91)
il y a 4j

Domaine

Composants et équipements électroniques

Intitulé de l'offre

Stage - Accélération matérielle sur FPGA d'un algorithme d'optimisation H / F

Sujet de stage

Les ressources de calcul reconfigurables de type FPGA sont de plus en plus considérées comme une solution efficace pour l'accélération d'algorithmes logiciels gourmands en temps de calcul.

Le principe est de déporter les sections les plus coûteuses du logiciel vers une architecture matérielle spécifique, implémentée sur le FPGA.

De par les possibilités de parallélisme offertes ainsi que la possibilité de réaliser une structure matérielle dédiée, des facteurs d'accélération importants peuvent être obtenus.

Durée du contrat (en mois)

Description de l'offre

Ce stage s’intéresse à l’accélération d’une heuristique de type recuit simulé afin de tirer parti des ressources d’accélération disponibles sur les FPGA modernes.

L’exécution logicielle de ce type d’algorithmes nécessite un très grand nombre d’itérations, et potentiellement plusieurs heures de calcul.

Dans un premier temps, le / la candidat(e) prendra en main l’algorithme considéré, ce qui lui permettra d’implémenter le cœur de l’algorithme en VHDL (un outil de synthèse haut niveau pourra être utilisé).

Ensuite, il / elle intégrera l’architecture matérielle de l’accélérateur dans l’environnement du laboratoire pour une exécution sur une plate-forme FPGA de Xilinx afin de le tester et d’évaluer ses performances et consommation énergétique.

Moyens / Méthodes / Logiciels

langages VHDL, C - outils de conception Xilinx (Vivado)

Profil du candidat

Le profil recherché est en dernière année de master recherche ou diplôme ingénieur (BAC+5). La maîtrise du langage de programmation matérielle VHDL et celle du langage C sont indispensables.

Des connaissances en optimisation combinatoire et en conception FPGA seront appréciées.

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